Die Leiterplatte ist das Kühlblech für SMD Mosfet's.
Um die Temperatur zu reduzieren bei Hochstrom BMS_LH (24p/200A) gibt es zwei Denkweisen:
- mehr MOSFET's (als 24p in BMS_LH_V241124): Platine Dimension 145.0 mm wird mehr, Kupferstreifen wird länger, u.s.w.
- oder in die Breite z.B. ~4cm mehr (>= 70 µm Cu und 4 Lagen) Platinenenfläche? Also 113.0 statt 73.0 mm bei 145.0mm und nicht mehr diesen zwei Ausschnitte bei Bat+ und Load+.
Wie sehen diese zwei Denkweisen aus im Bezug auf Kosten?